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Lattice Semiconductor
Functional Description
Figure 2-8 shows a FPGA system-level block diagram of how the MAC core is instantiated and used when config-
ured to support the SGMII Easy Connect mode of operation.
Figure 2-8. System Block Diagram for the SGMII Easy Connect Option
SGMII_PCS_IP
125MHz
SYS_CLK
Tx_RX_reference_clock
rxmac_clk_en
txmac_clk_en
and SERDES
To Rx CDR and Tx PLL
GMII
Rx/TxClk
(125 Mhz)
rxmac_clk
txmac_clk
SGMII_PCS
tx_clk_en
rx_clk_en
SERDES/
8B10B
hdout_P
hdout_N
cpu_if_gbit_en
reset_n
txd[7:0]
tx_d[7:0]
8B Tx
User
tx_fifodata
tx_fifoavail
tx_fifoeof
tx_fifoempty
tx_sndpaustim
tx_sndpausreq
tx_fifoctrl
Receive and
GMII
tx_en
tx_er
rxd[7:0]
rx_dv
rx_er
col
crs
GMII
tx_en
tx_er
rx_d[7:0]
rx_dv
rx_er
col
crs
8B Rx
Recov.
Clk
(125 Mhz)
hdin_P
hdin_N
SERIAL
Application
Logic
tx_staten
Transmit
MAC
tx_macread
hcs_n
tx_statvec
haddr
tx_done
hdatain
HI
tx_discfrm
rx_fifo_full
rx_write
Host
Interface
hdataout
hwrite_n
hread_n
hready_n
User
Host
Logic
I/O
Buffers
rx_dbout
rx_stat_vector
rx_stat_en
ignore_next_pkt
rx_eof
hdataout_en_n
hclk
mdc
rx_error
rx_fifo_error
Management
Interface
mdio_en
mdo
SMI
mdi
Tri-Speed Ethernet MAC IP Core
FPGA Top
IPUG51_03.0, December 2010
13
Tri-Speed Ethernet MAC User’s Guide
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